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分别用VHDL语言的行为描述方式和数据流描述方式,实现二输入异或门的逻辑...
其VHDL语言描述略。带使能控制的异或门的实现 输入端为：xor_en：异或使能，a和b：异或输入；输出端为：c：异或输出。当xor_en为高电平时，c输出a和b的异或值。当xor_en为低电平时，c输出信号b。其VHDL语言略。
如果输入相同的话，用“C=A AND B；”可以描述两输入端与门，用“D=A OR B；”可以描述两输入端或门。将这两个并行语句在结构体中描述即可，无所谓描述顺序。
VHDL 语言具有多层次的电路设计描述功能，既可描述系统级电路，也可以描述门级电路；描述方式既可以采用行为描述、寄存器传输描述或者结构描述，也可以采用三者的混合描述方式。
为适应实际数字电路的工作方式，VHDL以并行和顺序的多种语句方式来描述在同一时刻中所有可能发生的事件，因此VHDL程序执行方式与其他语言不同。
VHDL语言
VHDL 就是 VHSIC Hardware Description Language 的缩写，而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写，其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。
VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。
VHDL 语言很强的移植能力主要体现在： 对于同一个硬件电路的 VHDL 语言描述，它可以从一个模拟器移植到另一个模拟器上、从一个综合器移植到另一个综合器上或者从一个工作平台移植到另一个工作平台上去执行。
【答案】：(1)使用场合不同：变量是局部量，只能用于进程、函数和过程语句中；信号是全局量，通常在实体、包和结构体中说明，并能在任何子结构体中使用，要在进程间或与子程序间交换信息时，必须使用信号。
在行为级抽象建模的覆盖范围方面软语言比VHDL略差一些。FPGA的硬件描述语言VHDL，超高速集成电路硬件描述语言，符合美国电气和电子工程师协会标准，利用一种和数字电路基本知识结合较密切的语言来描述数字电路和设计数字电路系统。
VHDL语言的VHDL简介
VHDL 就是 VHSIC Hardware Description Language 的缩写，而 VHSIC 就是 Very High Speed Integrated Circuit 的缩写，其意义就是非常高速积体电路。所以 VHDL 就是非常高速积体电路的硬体描述语言。
VHDL的结构包括：库、实体和结构体。VHDL语言主要用于描述数字系统的结构、行为、功能和接口。VHDL除了包含很多涉及硬件特性的语句外，其语言形式和描述风格、句法与常见的高级计算机语言非常相似。
VHDL的全称是Very-High-Speed Integrated Circuit Hardware Description Language，是一种用于设计硬件系统的描述语言。VHDL看起来与软件编程语言有些相似，但本质上有很大不同。
VHDL语言通常包括库说明、实体说明、结构体说明3个部分。
计算机硬件描述语言(VHDL)与编程语言(C语言)的区别及关系,
首先说VHDL：它是描述电路的计算机工具，早期的CPLD等器件是基于与-或阵列的，更容易说明这点，VHDL是描述电路行为的，当下载到器件后，它就是具体的电路，这个电路全由与-或阵列组成。
VHDL是硬件描述语言，用来做硬件设计的；C语言是软件编程语言，用来编写软件程序的。一个是用来设计硬件系统的，一个是用来设计软件系统的，用途完全不同，不可同日而语。
两个语言没有什么联系。前者是面向硬件的，有点类似单片机。一个是面向软件的，是计算机编程。语法结构没什么大的相似。都是编程语言。如果你要制造一个定时炸弹的定时系统，VHDL适合。
定义：Verilog是用于模拟电子系统的硬件描述语言（HDL），而C是允许结构化编程的通用编程语 言。因此，这是Verilog和C之间的主要区别。
汇编属底层需要。编写时间长工作量大，底层开发驱动开发。C可以适用于大部分开发。vhdl集成电路硬件描述语言，主要是应用在数字电路的设计中。他们的应用环境不同。
很明显这就和C语言有很多区别了。你感觉比较奇怪的，应该就是VHDL的并行执行了。其实也很简单，你想想实际的数字电路，不就是并行的吗。个人推荐有条件的话，多写写程序上板子调一调，很能加深理解的。
vhdl语言有哪几种类操作符?
1、楼主，您好！我刚刚查了下VHDL的资料。&是算术运算符中：并置运算符。主要用于将操作数或者是数组连接起来构成新的数组。
2、VHDL的基本标识符包括：26个大写拉丁字母A~Z，26个小写拉丁字母a~z，10个阿拉伯数字0~9，字符“_”。
3、VHDL中，与运算符号是AND，或运算符号是OR，参与逻辑运算的两个操作数的位数必须相等，而逻辑运算本身就是按位运算的。假设操作数A和B位数相等（类型相同），则表达式A AND B就是按位与、A OR B就是按位或。
4、VHDL语言数据对象有哪几种？作用范围如何？对其赋初值作用有何不同？VHDL语言数据对象有信号，变量，常量。常量（CONSTANT）一般用来代表数字电路中的电源、地、恒等逻辑值等常数。常量的使用范围取决于它被定义的位置。
小伙伴们，上文介绍vhdl语言的内容，你了解清楚吗？希望对你有所帮助，任何问题可以给我留言，让我们下期再见吧。
