好久不见，今天给各位带来的是时钟树，文章中也会对时钟树综合进行解释，如果能碰巧解决你现在面临的问题，别忘了关注本站，现在开始吧！
dc综合时如何控制clocktree上面的cell类型
在综合的过程中，为了不让DC工具自动优化一些我们不希望其优化的模块（比如CLK）我们通常都会设置set_ideal_network和set_dont_touch，我理解为前者在timing_report的时候忽略延迟，后者阻止DC插入buffer。
局部的clock gating在综合时，会自动加进去。
Un-common clock path尽量短 Multi-level Clock Gating 从功耗的角度讲，我们希望Clock Gating cell尽量靠近root，而且大部分的寄存器都要有Clock Gating cell来控制。
f]；美 [drf]n. 长颈鹿 例：The giraffe is much taller than the deer.长颈鹿比鹿高多了。例：The giraffe eats tender leaf from the tree highly.长颈鹿从高高的树上吃掉嫩树叶子。
数字锁相环的原理是什么?
通过相位反馈控制，最终使相位保持同步，实现了受控频率准确跟踪基准信号频率的自动控制系统称为锁相环路。 PLL构成 由鉴相器(PD)环路滤波器(LPF)压控振荡器(VCO)组成的环路。
数控振荡器一般由基准时钟(fclk)、相位字寄存器、相位累加器以及幅度/相位转换电路等部分组成。
检测输出频率，转换为电压，控制压控振荡器的频率，当输入和输出同相时控制达到稳定.数字锁相环主要检测输入和输出时钟的相位关系，通过正反馈和负反馈的分频，可以将输入时钟分频、倍频或跟踪等。很多分立元件，FPGA等器件也有。
时钟树综合CTS要点
最后，再整理下各个时钟路径的终点和 clock exception ，比如 floating pin ，exclude pin ， non-stop pin ，断开一些不需要穿过mux的时钟等等。
对于时钟树需要保持一个很好的duty cycle。很多IO接口像DDR，在时钟上升沿和下降沿都会采样数据，所以在clock tree上也需要一个rise delay和fall delay一致的clock inverter。
cts报告中时钟树的主要目的是由于时钟网络的扇出过大，导致负载大，延迟比较高，并且不满足设计规则出现，从负值开始计算是因为在ccopt过程中进行了的updatelatency的动作，需要满足并解决cts报告中时钟树的主要问题。
小伙伴们，上文介绍时钟树的内容，你了解清楚吗？希望对你有所帮助，任何问题可以给我留言，让我们下期再见吧。
